インピーダンス整合、教科書通りにやっても合わない理由

1. 誘電率（Dk）は「カタログ値」通りではない

多くの設計者はまず材料メーカーが公開しているDk値をツールに入力します。しかし、この値には見落とされがちな前提があります。

• 測定周波数依存性：材料メーカーのDk値は特定の周波数（例：1GHzや10GHz）で測定された値であり、DDR5やPCIe Gen5が使う帯域とは異なる場合があります。Dkは周波数が上がるほど低下する傾向があるため、高速信号の実効的な特性インピーダンスは設計時の想定より高くなりがちです。
• ガラスクロスの織り目（Fiber Weave Effect）：基材のガラスクロスとエポキシ樹脂の含有率は場所によって不均一です。信号がガラス繊維の密な部分を通るか、樹脂リッチな部分を通るかで実効Dkが変わり、同じ基板内でも配線経路によってインピーダンスがばらつきます。特に差動ペアでは、ペア間でガラス繊維パターンとの相対位置がずれることでスキューやインピーダンス差の原因になります。
• 樹脂含有率（Resin Content）のロット差：同じ型番のプリプレグでも、ロットによって樹脂含有率が数%変動することがあり、これがDkのばらつきに直結します。

2. 銅箔粗さが実効誘電率とロスに効いてくる

フィールドソルバーの多くは、初期設定では銅箔を「理想的に平滑な導体」として扱います。しかし実際の銅箔には表面粗さがあり、これが2つの意味で計算値とのズレを生みます。

• 実効インダクタンスの増加：粗い表面では電流経路が実質的に長くなり、高周波になるほど表皮効果と相まって実効的なインピーダンスが上昇します。
• 挿入損失への影響：粗さは損失にも影響するため、SI解析（挿入損失、アイダイアグラム）の精度を左右します。VLP（Very Low Profile）箔とRTF（Reverse Treated Foil）箔では粗さのパラメータが異なり、ツールへの入力を怠ると解析結果と実測が大きく乖離します。

3. エッチングファクターと配線断面形状

教科書的なインピーダンス計算式や簡易ツールの多くは、配線断面を「長方形」と仮定しています。しかし実際のエッチング工程では、配線断面は台形（トラペゾイド）になります。

• エッチングファクターが大きいほど、上底と下底の差が大きくなり、同じ「線幅（Top Width）」を指定しても実効的な導体断面積・電界分布が変わります。
• ガーバー上の線幅指定と、実際に測定される線幅（通常は仕上がり線幅として管理）にはエッチング補正が入るため、設計時の線幅と製造後の線幅を混同すると、この時点で数Ω単位のズレが生まれます。

2D/3Dフィールドソルバーで台形断面を正しく反映できているかどうかは、精度検証の最初のチェックポイントです。

4. 積層構成のプレス後の実寸差

基板メーカーへ発注する層構成は「設計値」であり、プレス工程を経た「実寸」とは必ず差が出ます。

• プリプレグの流動・樹脂の充填具合によって、狙った層間厚みに対して±10%前後の変動が発生することがあります。
• 特に内層のプレーン層に近い配線では、わずかな層間厚みの変動がインピーダンスに大きく影響します（層間が薄いほど、単位変動あたりの影響度が大きくなるため）。

このため、基板メーカーが提示する「実績スタックアップ」を用いて再計算し、設計時点のスタックアップと突き合わせる工程が欠かせません。

5. ソルダーレジストの影響を見落とす

外層配線（マイクロストリップ）は、ソルダーレジストの有無・厚み・Dkによってインピーダンスが変化します。レジストを考慮しないまま計算すると、外層のインピーダンスは実際より高めに算出されがちです。特にPCIe Gen4以降のように損失・反射双方の管理が厳しい設計では、レジストのDk・厚みばらつきまで含めた解析が必要になります。

シミュレーションと実測のギャップを埋める設計プロセス

これらの要因はどれも単独では小さくても、積み重なると無視できない誤差になります。弊社では、単発の理論計算やツールのデフォルト値に頼るのではなく、以下のプロセスでこのギャップを埋めています。

1. 基板メーカーの実績値を反映したモデル構築：Dk・銅箔粗さ・エッチングファクターについて、実際に採用する材料・工程の実測値ベースでモデルを構築し、フィールドソルバーに反映します。
2. SI解析による事前検証：単純なインピーダンス計算だけでなく、挿入損失・反射（S-parameter）レベルでの解析を行い、目標インピーダンスからのズレが信号品質にどう波及するかを事前に確認します。
3. PI解析・共振解析との突き合わせ：高速伝送線路は電源プレーンの共振やPIノイズとも相互作用するため、SI単体ではなくPI・共振解析を含めた総合的な視点で設計を評価します。
4. 設計→解析→フィードバックのループ：解析結果をもとに線幅・層構成・スタブ処理などを見直し、再解析で効果を確認するサイクルを、量産設計として運用できる形に落とし込んでいます。

まとめ

「教科書通りに計算したのに合わない」という現象は、計算が間違っているのではなく、計算の前提（Dk、銅箔粗さ、断面形状、積層の実寸、レジストなど）が実際の製造条件と一致していないために起こります。高速伝送線路の設計精度は、こうした要因を一つずつ潰し込み、シミュレーションと実測の両輪で検証できるかどうかにかかっています。

弊社では、DDR・PCI Expressなどの高速伝送線路設計において、こうした製造条件を織り込んだSI/PI/共振解析をベースに、実装可能な基板設計をご提案しています。