「シミュレーションしたのに実機で問題が出た」典型パターン

パターン1：境界条件・接続部のモデルが簡略化されすぎている

基板上のトレースだけを高精度にモデル化しても、コネクタ、ビア、パッケージとの接続部が簡易モデル（理想的な集中定数や、メーカー提供の簡易S-parameterのみ）のままだと、実機の反射・共振点を再現できません。

• コネクタの実測S-parameterではなく、データシートの代表値だけで解析している
• BGAパッケージ内部の配線・ボールピッチによる寄生成分を無視している
• ビアのアンチパッド形状やスタブ長を簡略化し、実際の共振点とズレている

トレース単体では「合格」でも、これらの接続部を含めたシステム全体で見ると反射が積み重なり、アイダイアグラムが実機で急激に悪化するケースがあります。

パターン2：リターンパスの不連続を見落としている

SI解析では信号線そのものに注目しがちですが、高速信号は必ず「リターン電流」とセットで評価する必要があります。

• レイヤー切り替え部でスティッチングビア（リターン電流用のビア）が不足している
• プレーン分割をまたぐ配線があり、リターン電流が長い迂回路を通る
• 解析モデルでは理想的なベタGNDを仮定しているが、実基板では電源プレーンの切れ目や部品配置による欠損がある

これらはシミュレーションのポート設定や理想化されたリファレンスプレーンの前提の中では見えにくく、実機のTDR測定や近傍界プローブでの計測で初めて発覚することが多いポイントです。

パターン3：単一ネットの解析では見えないクロストークと同時スイッチングノイズ

DDRのようにバス幅の広い信号群では、1本ずつのSI解析が「合格」でも、複数ビットが同時にスイッチングした際の影響までは見えません。

• 隣接ネットとの結合を考慮せず、単独ラインでのアイダイアグラムだけを確認していた
• SSN（Simultaneous Switching Noise）による電源系のノイズが、信号側のジッタ増加として実機で顕在化する
• 差動ペアであっても、隣接する別の差動ペアとの結合（NEXT/FEXT）を評価していなかった

これはSI解析とPI解析を別々に完結させてしまうことで起きやすい典型パターンでもあります。

パターン4：PI解析の周波数レンジがターゲットインピーダンスの評価点と合っていない

電源系のインピーダンス解析は、DCから数百MHz〜GHz帯まで幅広く評価する必要がありますが、実務では以下のような抜け漏れが起こりがちです。

• デカップリングコンデンサの効果が出る中域（数百kHz〜数十MHz）だけを見て、プレーン共振が支配的になる高域（数百MHz以上）を十分に評価していない
• 共振解析（プレーン共振）とPI解析（ターゲットインピーダンス）を別々に実施し、両者の相互作用点を見落とす
• 実機では負荷側のスイッチングノイズの周波数成分が、想定していたターゲットインピーダンス評価点と一致しておらず、共振点を直撃してしまう

この場合、PI解析単体では「ターゲットインピーダンス達成」と判定されても、共振解析と重ね合わせると危険な周波数帯が見つかることがあります。

パターン5：Typical条件のみのシミュレーションで、製造ばらつきの組み合わせを見ていない

これは前回のコラム（インピーダンス整合が教科書通りにいかない理由）とも直結する話ですが、シミュレーションの多くは「標準条件（Typical）」のみで実施されがちです。

• Dk・銅箔粗さ・積層厚みをすべて標準値で設定し、製造ばらつきの組み合わせ（コーナーケース）を評価していない
• 単一パラメータのばらつきは許容範囲内でも、複数パラメータが同時に悪い方向にずれる「ワーストケースの重畳」を見ていない
• 温度条件（動作時の熱膨張、Dkの温度依存性）を室温条件のみで評価している

量産では必ず一定のばらつきが発生するため、Typical条件だけの「合格」は、実機の歩留まりを保証するものではありません。

パターン6：S-parameterレベルの検証で止まり、時間領域での確認をしていない

周波数領域のS-parameter（挿入損失・反射損失）が規格内に収まっていても、それだけでは実際のアイダイアグラムやジッタが良好である保証にはなりません。

• 挿入損失がマスクを満たしていても、位相特性（群遅延の乱れ）によって時間領域でのISI（符号間干渉）が悪化することがある
• IBISモデルやトランジスタレベルのドライバ・レシーバモデルを使ったチャネルシミュレーション（アイダイアグラム、ジッタ内訳）まで実施していない
• S-parameterの周波数レンジが信号の帯域に対して不足しており、外挿部分で誤差が生じている

解析と実測を突き合わせる検証プロセス

こうした「典型的なズレ」を減らすため、弊社では以下のような進め方を実施しています。

1. 接続部を含めたシステムレベルでの解析：トレース単体ではなく、コネクタ・ビア・パッケージを含めた実測ベースのモデルでS-parameterを積み上げます。
2. SI・PI・共振解析を独立させず、相互に突き合わせる：ターゲットインピーダンスの評価と共振周波数の評価を同じ土俵で確認し、危険な重なりがないかをチェックします。
3. コーナーケースを含めた感度確認：Typical条件だけでなく、製造ばらつきの組み合わせに対する感度を確認し、量産時のマージンを見積もります。
4. 時間領域での最終確認：周波数領域の指標が良好でも、必ずアイダイアグラム・ジッタ内訳まで確認したうえで設計を確定します。
5. 実機TDR・スペクトラム測定との相関確認：解析結果と実測値の相関を定期的に取り、モデルの精度そのものを継続的に検証しています。

まとめ

「シミュレーションで問題なし」と「実機で問題なし」の間には、境界条件の簡略化、リターンパスの見落とし、クロストークやSSN、製造ばらつき、時間領域での未検証といった、いくつもの典型的なギャップが存在します。これらを一つずつ潰し込み、解析と実測の相関を継続的に確認できる体制こそが、高速伝送線路設計における実効的な技術力だと考えています。

弊社では、DDR・PCI Expressなどの高速伝送線路設計において、こうしたギャップを踏まえたSI/PI/共振解析をベースに、実機での再現性を重視した基板設計をご提案しています。